한국공작기계산업협회가 개최하는 2024 SIMTOS 전시회를 소개합니다.
반도체 산업의 기술 변화와 전망
반도체 집적회로 미세화 과정 거치며 지속적인 성장
미세화 한계에 소재혁신 및 후공정 기술로 패러다임 전환
챗GPT 등 생성형 AI 활용이 활발해지면서 고성능, 고효율 반도체에 대한 수요가 커지고 있다. 주요 글로벌 반도체 기업들은 미래 시장을 선점하기 위해 치열한 경쟁을 펼치고 있다. 현재 반도체는 최신 공정이 3나노 수준이며, 1나노까지 양산 로드맵이 발표됐다. 2030년에는 1나노 이하로 진입할 것으로 전망된다. 한국수출입은행 해외경제연구소의 산업경제정보 리포트 ‘반도체 기술 패러다임 변화 및 시사점’(’23.12.20)과 딜로이트의 리포트 ‘2024년 반도체 산업 전망 및 주요 이슈’(’24.05.13) 등을 토대로 반도체 기술 변화 흐름을 살펴봤다.
무어의 법칙 실현하며 IT산업 성장세 이끈 반도체
반도체산업은 지난 50년간 미세화(Scaling)를 통해 성능(집적도)을 향상시켜 왔다. 반도체 사업은 인텔의 공동 설립자 고든 무어가 제안한 ‘무어의 법칙’을 실현하며 획기적인 발전을 이뤄왔다. 무어의 법칙은 “2년마다 반도체 집적회로의 미세화로 성능이 2배 증가하고 가격은 1/2로 하락한다”는 의미다. 쉽게 옮기면 “반도체 내부 회로의 선폭이 좁아질수록 전자의 이동거리가 단축된다. 반도체의 성능은 향상되고, 반도체 소형화가 가능해져 웨이퍼당 생산되는 칩 물량이 늘어나 가격을 하락시킨다.”로 풀어 쓸 수 있다.
소비자들은 ‘무어의 법칙’으로 저렴한 가격에 고성능 반도체가 탑재된 IT기기를 구매하면서 IT산업도 끊임없이 발전해 왔다.
2020년 이후 초미세화가 물리적 한계에 근접하면서 무어의 법칙도 한계에 직면했다. 반도체 제조는 수백 단계의 공정이 필요하고 설계 규칙도 굉장히 복잡해 제조 비용 상승은 불가피하다. 하지만 반도체 집적도 향상으로 얻은 ‘비용 절감의 효과’가 높아진 제조 비용 증가를 상쇄시킨다고 할 수 있다.
실례로 5나노 반도체 개발비용(5.4억달러)은 65나노 반도체 개발비용(28백만달러)의 20배다. 반도체 제조 시설의 경우 5나노 펩(Fab) 건설비는 54억 달러로, 65나노 펩 건설비 4억달러보다 13배나 높다. 반도체의 회로선폭이 좁아지면 트랜지스터간 간격도 좁아지면서 전류 누설 등 간섭에 의한 불량이 증가하며 1나노 이하는 원자 레벨로 기술 및 공정 난이도가 매우 높아진다. 무어의 법칙이 유효하지 않으면 더 성능 좋은 IT기기를 소비자가 만족할 만한 가격에 만들기 어렵고, IT산업의 성장도 멈춘다.
반도체 미세화 발전에 기여한 EUV 노광장비
반도체 미세화는 노광을 중심으로 발전해 왔다. 반도체 미세화를 지속하기 위해서는 첨단 공정에 고가의 EUV(Extreme Ultraviolet, 극자외선) 노광장비 등을 사용한다. EUV 노광장비는 네덜란드 ASML이 독점적으로 공급하고 있다. EUV 노광장비 2~3천억원, 차세대 EUV 노광장비인 High-NA(High Numerical Aperture)는 5천억 원 수준으로 추정된다.
현재 ASML은 2035년에 ‘Hyper NA EUV’ 노광장비를 출시하기 위해 연구 개발을 진행 중이다. 한편, 2023년 10월 캐논은 2나노까지 구현이 가능한 나노임프린트리소그래피(NIL) 장비를 공개하며 ASML의 아성에 도전하고 있다.
캐논이 내놓은 장비, NIL은 5나노 수준의 반도체를 제조할 수 있으며 2나노까지 제조가능한 기술을 갖췄다. ASML의 EUV보다 속도는 느리지만 가격이 낮고 전력 소요량도 1/10 수준으로 알려진다. 캐논은 2025년 가동을 목표로 INL 장비를 생산할 공장을 건설 중에 있다. 캐논은 자사의 기술이 ASML의 EUV를 넘어서진 않지만, 새로운 기회와 수요를 창출할 것으로 기대하고 있다.
노광 의존한 미세화 둔화로 대안들 부상
반도체 선폭 미세화에 한계가 다가오자 반도체 성능향상을 위한 대안으로 ‘More Moore’와 ‘More Than Moore’이 등장했다. 기존 노광에 의존한 반도체 미세화 속도가 둔화되기 시작하면서 다른 방향에서 접근해 해법을 찾으려는 노력이다.
먼저 ‘More Moore’은 반도체의 소자 구조, 공정, 소재 혁신 등을 통해 반도체의 집적도를 높이는 방안이다. 반도체 산업을 선도하던 인텔이 90나노부터 반도체의 성능을 높이고 저전력을 구현하는 인장실리콘(Strained Silicon) 기술을 적용한 것 역시 ‘More Moore’ 사례라 할 수 있다.
또 다른 대안인 ‘More than Moore’ 방식은 반도체 전(前)공정의 한계를 후공정(패키징)으로 혁신하는 새로운 패러다임이라고 할 수 있다. 여기서 후공정인 첨단 패키징은 컴퓨팅 성능을 향상시키는 비용을 낮출 수 있는 효율적 방식이다. 다중ㆍ복수의 칩을 하나의 패키지로 제조하면서 반도체의 성능 향상, 제조비용 절감 등을 실현할 수 있다. 참고로 반도체 제조공정은 웨이퍼에 회로를 인쇄하는 전(前)공정과 분리ㆍ조립ㆍ검사 과정의 후(後)공정으로 분류한다.
현재 국제반도체기술로드맵위원회(ITRS)는 반도체 집적회로의 미세화 한계를 극복하기 위한 대안으로 More Moore와 More Than Moore, 두 방안을 제시하고 있다.
파운드리, 시스템반도체 ’30년대 1나노 이하 전망
현재 글로벌 반도체 주요 기업의 최신 공정은 3나노이며, 1나노까지 양산 로드맵이 발표된 상황이다. 2030년에는 1나노 이하로 진입할 것으로 전망된다.
삼성전자의 경우 2022년 3나노, 2025년 2나노, 2027년 1.4나노를 양산할 계획이며, TSMC는 2022년 3나노, 2025년 2나노, 2028년 1나노 양산을 목표로 하고 있다. 반도체 기업들은 반도체 미세화를 위해 EUV 노광장비를 사용 중이며 1나노부터는 차세대 EUV 장비인 ‘High-NA EUV’ 장비가 활용될 것으로 예상된다.
트랜지스터 구조는 채널과 게이트 전압 접촉면이 평면인 Planar FET(Field-Effect Transistor)에서 FinFET, GAA(Gate-All-Around) 순으로 발전해 나갈 것으로 보인다. 트랜지스터는 전자를 공급해주는 Source와 전자가 빠져나가는 Drain 양단 간에 전류가 흐르는 채널과 채널에 흐르는 전류의 흐름을 제어하는 게이트로 구성된다.
Planar FET는 채널과 게이트에서 가해지는 전압의 접촉면이 평면인 구조로, Planar FET를 통해 동작 전압을 낮추는 것은 20나노까지가 한계다. 채널과 게이트 전압 접촉면이 3면 구조인 FinFET는 채널 통제 능력이 Planar FET보다 높아 2012년 인텔의 22나노 CPU에 처음 도입됐다. GAA는 게이트가 채널의 4면을 둘러싸는 구조로 전류 흐름을 세밀하게 제어가 가능해 3나노 공정에 도입됐으며, 2나노까지 적용 가능 할 것으로 보인다.
이외에 현재 사용되는 전면전력공급(FSPDN, Front Side Power Delivery Network) 구조는 웨이퍼의 뒷면을 활용하는 후면전력공급(BSPDN, Back Side Power Delivery Network)으로 전환될 것으로 예상된다. 웨이퍼 뒷면에 전력 공급선을 배치하면 반도체 성능개선 등에 유리해 2나노 이하 공정에 도입될 전망이다.
미래 차세대 D램으로 3D D램 연구 활발
D램은 현재 1b(12~13나노)가 최신 기술이며, 주요 기업들은 1c(11나노), ld(10나노대)로 업그레이드 계획을 진행 중이다. 삼성전자와 SK하이닉스는 12.8나노, 마이크론은 13.3나노 기술을 보유한 상황이다.
향후 D램은 미세화 노력이 지속됨에 따라 차세대 3D D램, 4F2 개발 등도 추진 될 것으로 보인다. 3D D램은 3D 낸드플래시와 유사한 개념으로 D램을 눕힌 채로 적층해 성능과 공간 효율성을 높이는 방식으로 연구가 진행 중이다. D램은 트랜지스터와 커패시터(Capacitor)로 구성돼 선폭을 줄이는데 한계가 있어 3D램이 고안됐다.
참고로 4F2로(F-Square)는 셀의 단위면적 비율이다. 4F2는 1bit를 저장하는 커패시티의 면적대비 유닛 셀의 면적 이 4배인 것을 의미한다.? D랩 셀 배열 구조는 8F2에서 6F2로 진화했으며, 6F2로 10나노 이하 D램 상용화에는 구조적 어려움이 있는 것으로 알려지고 있다.
램의 구조적 발전 양상을 살펴보면 현재 차세대 D램으로 3D D램이 활발히 연구되고 있다. 현재 주요 기업들은 D램 미세화를 위해 셀 커패시터(Cell Capacitor) 용량 확보, 저저항(Low Resistence) 배선 기술 등을 추진하고 있다. 한편, 10나노 이하 D램 양산은 EUV 노광장비 주변 기술(포토레지스트, 펠리클 등)이 발전해야만 가능한 상황이다.
D랩 적층해 수직연결한 고대역폭메모리(HBM) 각광
D램 패키징 영역을 살펴보면, 다수의 D램을 적층하고 실리콘관통전극(TSV, Through Silicon Via)으로 수직 연결하는 고대역폭메모리(HBM, High Bandwidth Memory)가 부상하고 있다. 특히, HBM은 GPU(Graphics Processing Unit)를 보조하는 GDDR(Graphics Double Data Rate) D램을 대체하기 위해 개발됐으며, Al의 성장으로 수요가 큰 폭으로 증가하고 있다. HBM은 높은 가격 등으로 슈퍼컴퓨터 등에서 제한적으로 사용됐으나, 2022년 Chat GPT가 촉발한 AI 열풍 등으로 AI서버에 탑재가 증가하는 추세다. 현재 HBM은 약 2년 단위로 기술이 발전해왔으나 세대교체 속도가 1년 내외로 단축될 것으로 예상된다
HBM 시장 규모는 2023년 40억달러에서 2027년 200억달러로 연평균 39% 성장하면서 D램 시장에서 HBM의 매출 비중은 동기간 8%에서 20%로 확대될 것으로 예상된다. 현재 HBM의 가격은 D램 가격 대비 약 5~7배 높은 수준이다. HBM 시장은 2023~2024년에는 SK하이닉스와 삼성전자가 양분하는 상황이며, 2024년 마이크론의 시장 점유율은 약 5% 수준으로 예상되나 중장기에는 3강 구도가 될 것으로 보인다.
낸드플래시 200단에서 ’30년 1,000단 전망
낸드플래시는 구조적 측면에서 고집적, 고용량에 대한 요구 등으로 현재 200단에서 2030년 1,000단으로 발전할 것으로 예상된다.
낸드플래시는 도시바가 1987년 최초 개발했으며, 이후 25년간 미세화가 진행돼 왔다. 2013년에 삼성전자가 3D 낸드플래시를 상용화하면서 3D가 2D를 대체하게 됐다.
2D 낸드플래시 구조는 단일 면적에 넣을 수 있는 셀의 수가 제한을 받고 셀이 작을수록 전자누출 가능성이 높아진다. 그런 이유로 데이터 저장공간인 셀을 수직으로 쌓는 3D 낸드플래시가 도입된 것이다.
3D 낸드플래시는 2013년 24단에서 2023년 200단 이상으로 발전해 왔다. 2024~2025년에는 300단, 2025?2026년에는 400단 낸드플래시가 양산될 것으로 보인다. 낸드플래시는 1세대 24단, 2세대 32단, 3세대 48단, 4세대 64~72단, 5세대 92~96단, 6세대 128단, 7세대 176단, 8세대 200단으로 진화를 거듭하며 기술이 발전해 왔다.
현재 시점으로 마이크론은 232단, 삼성전자는 236단, SK하이닉스는 238단 낸드플래시를 양산 중이다. 삼성전자는 2024년 4월 9세대 양산에 돌입했으며, SK하이닉스는 2025년 상반기부터 321단 낸드플래시 양산을 추진 중이다.
첨단 패키징, 이종집적 패키지로 효율성 강화
현재 반도체 업계에서는 첨단 패키징이 미세화의 기술적, 경제적 한계를 돌파하는 패러다임 체인저로 주목하고 있다. 첨단 패키징은 다중·복수의 칩을 하나의 패키지로 제조하면서 반도체의 성능 향상 및 제조 비용 절감 등을 가능하게 한다.
기존 패키징은 외부환경에서 칩의 구동 및 보호가 주된 목적으로, 하나의 칩을 하나의 패키지로 제조했다. 반면, 첨단 패키징은 컴퓨팅 성능을 향상시키는 비용 효율적 방식으로 다중?복수의 칩을 하나의 패키지로 제조한다. 반도체의 미세화, IT기기의 융합 등에 따라 소자의 고성능화, 다기능화, 소형화를 구현하기 위해 첨단 패키징의 중요성이 부각되고 있다. 현재 TSMC, 인텔 등 주요 기업들은 첨단 패키징사업을 강화하고 있으며, 파운드리 서비스를 설계부터 패키징까지 전주기로 확대하고 있다.
현재 주요 첨단 패키징 기술은 2.5D 패키징, 3D 패키징, 칩렛(Chiplet), WLP(Wafer Level Package) 등을 들 수 있다.
특히, 2.5D 패키징은 이종의 반도체 칩을 수평으로, 3D 패키징은 두 개 이상의 칩을 수직으로 붙여 단일 패키지에 통합하는 기술이다. 2.5D 패키징은 이종의 칩을 인쇄회로기판(PCB) 대신 실리콘 인터포저(Si Interposer) 등을 통해 연결하는 방식이다. 단, 실리콘 인터포저는 로직 칩(시스템반도체)과 고대역폭 메모리(HBM)를 연결하는데 적용 중인데 고가로 패키지 단가 상승의 원인이다. 3D 패키징은 두 개 이상의 칩을 수직 구성해 전송속도 및 공간 효율성을 향상시킨 기술이다.
2.5D, 3D 패키징 시장은 2022년 22억 달러에서 2028년 167억 달러 이상으로 연평균 40% 성장할 것으로 보인다. 향후에는 3D 패키징 기술이 시장 성장을 견인할 것으로 예상된다.
생성형 AI 가 미래 반도체 산업의 성장 견인 예상
2023년 글로벌 반도체 산업은 전반적인 하락세를 보였다. 세계 반도체 칩 시장 규모는 전년대비 9% 감소한 것으로 나타났다. 국내 기업들 역시 가격 하락과 재고 물량 적체로 흔치 않은 적자를 경험했다. 2024년 글로벌 반도체 산업의 칩(Chip) 매출은 생성형 AI 영향으로 반등할 것으로 예상된다. 2024년 반도체 칩 시장은 메모리 가격 상승과 생성형 AI 수요처 증가로 13% 성장률을 보이며 5,880억달러 규모에 이를 것으로 전망된다. 세계적으로 AI 채봇 기반의 서비스가 확대되면서 스펠셜티 메모리 반도체 수요가 크게 증가할 것으로 보인다.
글로벌 반도체 시장의 칩 산업 규모는 2020년 4,400억달러에서 연평균 8.6%의 성장률로 2030년에는 반도체 칩 시장은 1조 달러에 이를 것으로 전망된다.
반도체 업계는 향후 생성형 AI가 업계에 미치는 영향이 매우 높거나 변혁적일 것이라는 데 동의하고 있다. 생성형 AI칩은 특수 GPU, CPU 및 고대역 메모리를 결합해, 2.5D 패키징으로 조립되고 있다. 현재 거의 모든 생성형 AI 칩은 아시아 2개국, 한국과 대만에서 생산되고 있다. 반도체 업계 역시 생성형 AI를 활용해 스케쥴링, 공급망 개선, R&D, 결합식별, 코드 생성 및 칩 설계를 향상 시키고 있다.
현재 반도체 산업계에서는 반도체 조립과 테스트 업체들이 제공하는 백엔드 서비스를 새로운 지역으로 이전해 공급망 다각화로 위험 해소를 추진 중이다. 주요 이전 지역으로는 베트남, 말레이시아, 인도, 폴란드 지역 등을 들 수 있다.
국내 장비기술, 후공정 기술 등 수준 한층 높여야
반도체산업의 패러다임이 변화하는 추세다. 반도체 구조, 공정, 장비와 소재 등의 혁신을 위해 종합 생태계를 구축하는 한편 지속적인 기술개발이 요구되는 상황이다.
반도체 미세화의 한계를 돌파하고 옹스트롬(0.1 나노) 시대가 개화하기 위해 노광기술의 발전, 트랜지스터 아키텍처 진화, 고유전 물질 등의 개발 및 동향에 대한 지속적인 관심이 요구된다. 반도체 제조 및 차세대 공정기술 개발은 단일 기업이 주도하기 어렵기에 첨단장비와 소재 부문이 함께 연계되는 종합 생태계 구축이 필요하다. 반도체 기술력 제고를 위해 반도체 제조기업, 장비기업, 소재기업 간 협력이 요구되고 있다. 하지만 우리나라는 반도체 제조능력에 비해 장비와 소재기업의 기술력이 낮은 상황이다. 우리나라의 고생산율 기반 장비기술은 최고 기술보유국인 미국 대비 40%, 기술격차는 4.3년으로 나타난다. 우리나라 소부장 기업의 육성과 반도체 산업의 종합 생태계 구축을 통해 선순환적인 반도체 제조 및 차세대 공정기술 개발의 생태계 조성이 필요한 상황이다.
첨단 패키징의 중요성이 커졌으나 우리나라의 반도체 후공정 기술수준은 선도국과 격차가 큰 상황이다. 한국의 후공정 분야 기술수준은 최고 기술보유국 대비 66.3%, 기술격차는 3.4년이다. 현재 반도체 산업의 패키지 영역은 중국의 세계시장 점유율이 가장 높다. 국내 패키지 기업은 메모리 기반기술로 첨단 패키지 기술 경쟁력이 낮고 연구생태계가 취약해 원천기술 및 전문인력 확보, R&D 지원 등이 필요한 상황이다.
메모리 반도체는 기술 변화 뿐만 아니라 범용 제품에서 고객 맞춤형 반도체(HBM 등)로 발전하는 추세다. 최근 메모리 반도체 기업의 사업 모델은 소품종 대량생산 구조에서 고객맞춤형 다품종 생산 구조로 변화해 나갈 것으로 보인다.